Toshiba og Western Digital Readying 128-lags 3D NAND Flash



Toshiba and its strategic ally Western Digital are readying a high-density 128-layer 3D NAND flash memory. In Toshiba's nomenclature, the chip will be named BiCS-5. Interestingly, despite the spatial density, the chip will implement TLC (3 bits per cell), and not the newer QLC (4 bits per cell). This is probably because NAND flash makers are still spooked about the low yields of QLC chips. Regardless, the chip has a data density of 512 Gb. With 33% more capacity than 96-layer chips, the new 128-layer chips could hit commercial production in 2020-21.

BiCS-5-brikken har angivelig en 4-plan design. Dens er delt inn i fire seksjoner, eller fly, som hver kan få uavhengig tilgang til; i motsetning til BiCS-4-brikker som bruker en 2-plan layout. Dette fordobles visstnok skriveevnen per enhetskanal til 132 MB / s fra 66 MB / s. Matrisen bruker også angivelig CuA (circuitry under array), en designinnovasjon der logikkretser er lokalisert i det nederste 'laget', med datalag stablet over, noe som resulterer i 15 prosent besparelser i die-størrelse. Aaron Rakers, en markedsanalytiker innen høyteknologisk industri med Wells Fargo, anslår at Toshiba-WDs avkastning per 300 mm skive kan være så høy som 85 prosent.
Source: Blocks & Files