Intel 'Tiger Lake' Microarchitecture Funksjoner HEDT-lignende cache rebalancing?



With its 'Skylake' microarchitecture, Intel significantly re-balanced the cache hierarchy of its HEDT and enterprise multi-core processors to equip CPU cores with larger amounts of faster L2 caches, and lesser amounts on slower shared L3 cache. The company retained its traditional cache balance for its mobile and desktop processor derivatives. This could change with the company's 'Tiger Lake' microarchitecture, particularly the 'Willow Cove' CPU cores they use, according to a Geekbench online database listing for a prototype quad-core 'Tiger Lake-Y' mobile processor.

I følge denne oppføringen, forutsatt at Geekbench leser plattformen riktig; Tiger Lake-Y-prosessoren har en 4-kjerne / 8-tråds CPU, med en massiv 1,280 KB (1,25 MB) L2-cache per kjerne, og 12 MB L3-cache. Intel forstørret også L1D (data) -bufferen til å være 48 KB i størrelse, mens L1I (instruksjons) -bufferen forblir 32 KB. Dette utgjør en 400% økning i L2 cache størrelse, og en 50% økning i L3 cache størrelse. I motsetning til med 'Skylake-X' kommer økningen i L2-cache-størrelse ikke med en reduksjon i delt L3-cache-størrelse (per kjerne). 'Tiger Lake-Y' -prosessoren testes på en 'Corktown' prototypeplattform (et spesialisert hovedkort som har alle mulige I / O-tilkoblinger tilgjengelig med plattformen, for testing. 'Tiger Lake' forventes å gjøre sin debut noen tid i 2020-21 som en etterfølger av 'Ice Lake', og vil bli bygget på Intels raffinerte 10 nm ++ silisiumfremstillingsnode. Finn Geekbench-oppføringen i
Kildelink nedenfor.
Source: Geekbench Online Database