Intel avslører 'hva' og 'hvorfor' for cxl-sammenkoblingen, svaret til nvlink - Intel

Intel avslører 'What' og 'Why' for CXL Interconnect, dets svar til NVLink



CXL, short for Compute Express Link, is an ambitious new interconnect technology for removable high-bandwidth devices, such as GPU-based compute accelerators, in a data-center environment. It is designed to overcome many of the technical limitations of PCI-Express, the least of which is bandwidth. Intel sensed that its upcoming family of scalable compute accelerators under the Xe band need a specialized interconnect, which Intel wants to push as the next industry standard. The development of CXL is also triggered by compute accelerator majors NVIDIA and AMD already having similar interconnects of their own, NVLink and InfinityFabric, respectively. At a dedicated event dubbed 'Interconnect Day 2019,' Intel put out a technical presentation that spelled out the nuts and bolts of CXL.

Intel begynte med å beskrive hvorfor bransjen trenger CXL, og hvorfor PCI-Express (PCIe) ikke passer til bruken. For en klientsegmentenhet er PCIe perfekt, siden klientsegmentmaskiner ikke har for mange enheter, for stort minne, og applikasjonene ikke har et veldig stort minneavtrykk eller skala på flere maskiner. PCIe mislykkes stort i datasenteret når du arbeider med flere båndbreddsultne enheter og store delte minnepooler. Den største mangelen er isolerte minnepooler for hver enhet, og ineffektive tilgangsmekanismer. Ressursdeling er nesten umulig. Det er veldig ineffektivt å dele operander og data mellom flere enheter, for eksempel to GPU-akseleratorer som jobber med et problem. Og til slutt er det forsinkelse, mye av det. Latency er den største fienden av delte minnepooler som spenner over flere fysiske maskiner. CXL er designet for å overvinne mange av disse problemene uten å kaste den beste delen om PCIe - enkelheten og tilpasningsevnen til det fysiske laget. CXL bruker det fysiske PCIe-laget, og har rå båndbredde på papir på 32 Gbps per bane, per retning, som stemmer overens med PCIe gen 5.0-standarden. Koblingslaget er der all hemmelighetssausen er. Intel jobbet med nye håndtrykk, autoforhandlinger og transaksjonsprotokoller som erstatter PCIe-prosessene, designet for å overvinne manglene listet ovenfor. Med PCIe gen 5.0 som allerede er standardisert av PCI-SIG, kunne Intel dele CXL IP tilbake til SIG med PCIe gen 6.0. Med andre ord innrømmer Intel at CXL kanskje ikke overlever PCIe, og før PCI-SIG kan standardisere gen 6.0 (rundt 2021-22, hvis ikke senere), er CXL timens behov. CXL-transaksjonslaget består av tre multipleksede delprotokoller som kjører samtidig på en enkelt lenke. De er: CXL.io, CXL.cache og CXL.memory. CXL.io tar for seg enhetsfunn, koblingsforhandlinger, avbrytelser, tilgang til register, etc., som i utgangspunktet er oppgaver som får en maskin til å jobbe med en enhet. CXL.cache tar for seg enhetens tilgang til en lokal prosessors minne. CXL.memory tar for seg prosessorens tilgang til ikke-lokalt minne (minne kontrollert av en annen prosessor eller en annen maskin).
Intel listet ut brukstilfeller for CXL, som begynner med gasspedaler med minne, for eksempel grafikkort, GPU-beregningsakseleratorer og komponentkort med høy densitet. Alle de tre CXL-transaksjonslagsprotokollene er relevante for slike enheter. Neste opp, er FPGA-er og NIC-er. CXL.io og CXL.cache er aktuelle her, siden nettverksstabler blir behandlet av prosessorer som er lokale for NIC. Til slutt er det de viktigste minnebufferne. Du kan forestille deg disse enhetene som 'NAS, men med DRAM-pinner.' Fremtidige datasentre vil bestå av enorme minnebasseng som er delt mellom tusenvis av fysiske maskiner og akseleratorer. CXL.memory og CXL.cache er relevante. Mye av det som gjør CXL-koblingslaget raskere enn PCIe er den optimaliserte stabelen (behandlingsbelastning for CPU). CXL-stabelen er bygd opp fra grunnen av og holder lav latens som designmål.
Source: Serve the Home